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| 編輯推薦： |
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全书结构和内容做了优化，增加了试验与设计的环节，便于实践教学；重视基础，面向应用，紧密联系实际；阐述力求准确、简约，避免烦琐，以做到深入浅出；所有举例均经过综合工具或仿真工具的验证。本书与《数字系统设计与VHDL》（电子工业出版社，2010年5月）一书构成姊妹篇。
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| 內容簡介： |
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本书根据EDA 课程教学要求，以提高数字设计能力为目的，系统阐述FPGA 数字系统开发的相关知识，主要内容包括EDA 技术概述、FPGACPLD 器件、Verilog 硬件描述语言等。全书以Quartus Ⅱ、Synplify Pro软件为平台，以Verilog—1995 和Verilog—2001 语言标准为依据，以可综合的设计为重点，通过大量经过验证的数字设计实例，阐述数字系统设计的方法与技术，由浅入深地介绍Verilog 工程开发的知识与技能。
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| 目錄：
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第1章 EDA技术概述1
1.1 EDA技术及其发展1
1.2 Top-down设计与IP核复用4
1.2.1 Top-down设计4
1.2.2 Bottom-up设计5
1.2.3 IP复用技术与SoC5
1.3 数字设计的流程7
1.3.1 设计输入7
1.3.2 综合9
1.3.3 布局布线9
1.3.4 仿真10
1.3.5 编程配置10
1.4 常用的EDA软件工具10
1.5 EDA技术的发展趋势14
习题115
第2章 FPGACPLD器件16
2.1 PLD器件概述16
2.1.1 PLD器件的发展历程16
2.1.2 PLD器件的分类17
2.2 PLD的基本原理与结构19
2.2.1 PLD器件的基本结构19
2.2.2 PLD电路的表示方法20
2.3 低密度PLD的原理与结构21
2.4 CPLD的原理与结构26
2.4.1 宏单元结构26
2.4.2 典型CPLD的结构27
2.5 FPGA的原理与结构30
2.5.1 查找表结构30
2.5.2 典型FPGA的结构32
2.6 FPGACPLD的编程元件37
2.7 边界扫描测试技术41
2.8 FPGACPLD的编程与配置43
2.8.1 在系统可编程43
2.8.2 CPLD器件的编程44
2.8.3 FPGA器件的配置44
2.9 FPGACPLD器件概述50
2.10 FPGACPLD的发展趋势54
习题255
第3章 Quartus Ⅱ集成开发工具56
3.1 Quartus Ⅱ原理图设计56
3.1.1 半加器原理图设计输入56
3.1.2 编译与仿真60
3.1.3 1位全加器编译与仿真64
3.2 Quartus Ⅱ的优化设置65
3.2.1 分析与综合设置65
3.2.2 优化布局布线67
3.2.3 设计可靠性检查72
3.3 Quartus Ⅱ的时序分析73
3.3.1 时序设置与分析73
3.3.2 时序逼近75
3.4 基于宏功能模块的设计77
3.4.1 Megafunctions库77
3.4.2 Maxplus2库82
3.4.3 Primitives库83
习题385
实验与设计87
3-1 简易数字钟87
3-2 序列产生器88
3-3 m序列发生器89
3-4 8位带符号乘法器89
3-5 模24方向可控计数器92
3-6 用锁相环模块实现倍频和分频94
第4章 Verilog设计初步97
4.1 Verilog简介97
4.2 Verilog模块的结构98
4.3 Verilog基本组合电路设计102
4.3.1 用Verilog设计基本组合电路102
4.3.2 用Verilog设计加法器102
4.4 Verilog基本时序电路设计105
4.4.1 用Verilog设计触发器105
4.4.2 用Verilog设计计数器106
习题4108
实验与设计108
4-1 Synplify Pro综合器的使用方法108
4-2 Synplify综合器的使用方法112
第5章 Verilog语法与要素114
5.1 Verilog语言要素114
5.2 常量115
5.2.1 整数（Integer）115
5.2.2 实数（Real）117
5.2.3 字符串（Strings）117
5.3 数据类型118
5.3.1 net型118
5.3.2 variable型119
5.4 参数121
5.5 向量123
5.6 运算符125
习题5129
实验与设计130
5-1 RAM存储器设计130
5-2 用rom模块实现4×4无符号数乘法器132
第6章 Verilog行为语句136
6.1 过程语句136
6.1.1 always过程语句137
6.1.2 initial过程语句140
6.2 块语句141
6.2.1 串行块begin-end141
6.2.2 并行块fork-join142
6.3 赋值语句143
6.3.1 持续赋值与过程赋值143
6.3.2 阻塞赋值与非阻塞赋值144
6.4 条件语句145
6.4.1 if-else语句146
6.4.2 case语句147
6.5 循环语句151
6.5.1 for语句152
6.5.2 repeat、while、forever语句153
6.6 编译指示语句155
6.7 任务与函数156
6.7.1 任务（task）156
6.7.2 函数（function）158
6.8 顺序执行与并发执行161
习题6162
实验与设计163
6-1 4×4矩阵键盘检测电路163
6-2 计数器设计164
第7章 Verilog设计的层次与风格167
7.1 Verilog设计的层次167
7.2 门级结构描述167
7.2.1 Verilog HDL内置门元件168
7.2.2 门级结构描述170
7.3 行为描述171
7.4 数据流描述172
7.5 不同描述风格的设计173
7.5.1 半加器设计173
7.5.2 1位全加器设计174
7.5.3 4位加法器设计176
7.6 多层次结构电路的设计177
7.7 基本组合电路设计179
7.7.1 门电路179
7.7.2 编译码器179
7.7.3 其他组合电路181
7.8 基本时序电路设计182
7.8.1 触发器182
7.8.2 锁存器与寄存器182
7.8.3 计数器与串并转换器184
7.8.4 简易微处理器185
7.9 三态逻辑设计187
习题7189
实验与设计189
7-1 数字表决器189
7-2 FIFO缓存器设计192
第8章 Verilog有限状态机设计195
8.1 有限状态机195
8.2 有限状态机的Verilog描述197
8.2.1 用三个过程描述198
8.2.2 用两个过程描述199
8.2.3 单过程描述方式201
8.3 状态编码203
8.3.1 常用的编码方式203
8.3.2 状态编码的定义207
8.4 有限状态机设计要点209
8.4.1 复位和起始状态的选择209
8.4.2 多余状态的处理209
习题8211
实验与设计211
8-1 流水灯控制器211
8-2 汽车尾灯控制器213
8-3 状态机AD采样控制电路214
8-4 用状态机实现字符液晶显示控制215
第9章 Verilog设计进阶222
9.1 加法器设计222
9.1.1 级连加法器222
9.1.2 数据流描述的加法器223
9.1.3 超前进位加法器224
9.1.4 流水线加法器225
9.2 乘法器设计226
9.2.1 并行乘法器226
9.2.2 移位相加乘法器228
9.2.3 布斯乘法器231
9.2.4 查找表乘法器233
9.3 奇数分频与小数分频234
9.3.1 奇数分频234
9.3.2 半整数分频与小数分频235
9.4 VGA图像的显示与控制237
9.4.1 DE2—70的VGA显示电路237
9.4.2 VGA图像显示原理与时序238
9.4.3 VGA图像显示与控制的实现241
9.5 点阵式液晶显示控制247
9.6 乐曲演奏电路252
习题9257
实验与设计259
9-1 数字跑表259
9-2 实用多功能数字钟266
第10章 Verilog设计的优化275
10.1 设计的可综合性275
10.2 流水线设计技术277
10.3 资源共享281
10.4 过程283
10.5 阻塞赋值与非阻塞赋值285
习题10289
实验与设计289
10-1 小数分频289
10-2 如何在FPGA设计中消除毛刺291
10-3 消抖动电路294
第11章 Verilog仿真与测试295
11.1 系统任务与系统函数295
11.2 用户自定义元件299
11.2.1 组合电路UDP元件300
11.2.2 时序逻辑UDP元件301
11.3 延时模型的表示303
11.3.1 时间标尺定义`timescale303
11.3.2 延时的表示与延时说明块304
11.4 测试平台305
11.5 组合和时序电路的仿真308
11.5.1 组合电路的仿真308
11.5.2 时序电路的仿真310
习题11310
实验与设计311
11-1 用ModelSim仿真8位二进制加法器311
11-2 仿真乘累加器316
第12章 Verilog语言的发展318
12.1 Verilog—2001语法结构318
12.1.1 语法结构的扩展与增强318
12.1.2 设计管理324
12.1.3 系统任务和系统函数的扩展326
12.1.4 VCD文件的扩展329
12.2 Verilog—2002语法结构330
12.2.1 硬件单元建模331
12.2.2 属性334
12.2.3 编程语言接口338
习题12339
第13章 通信与信号处理设计实例340
13.1 m序列发生器340
13.1.1 m序列的原理与性质340
13.1.2 m序列产生器设计342
13.2 Gold码344
13.2.1 Gold码的原理与性质344
13.2.2 Gold码产生器设计345
13.3 CRC校验码347
13.4 FSK解调349
13.5 数字过零检测与等精度频率测量352
13.5.1 数字过零检测法352
13.5.2 等精度频率测量353
13.6 QPSK调制器的FPGA实现356
13.7 FIR数字滤波器359
13.8 FPGA信号处理基础及浮点计算实例363
13.8.1 定点数的表示法363
13.8.2 浮点数的表示法364
13.8.3 定点数到浮点数的格式转换366
13.8.4 浮点数乘法368
13.8.5 浮点数加法371
13.8.6 浮点数除法374
习题13376
实验与设计376
13-1 信号音产生器376
13-2 异步串行接口（UART）383
附录A Verilog HDL（IEEE Std 1364—1995）关键字389
附录B Verilog HDL（IEEE Std 1364—2001）关键字390
附录C DE2系统介绍391
附录D DE2—70系统介绍393
附录E 有关术语与缩略语395
参考文献400
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